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-- VHDL Architecture vme_firmware.lng_lng_rd_cmnd_msb_2.rtl
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-- Created:
--          by - st79.UNKNOWN (TE2BELIZE)
--          at - 16:32:05 12/15/03
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-- Generated by Mentor Graphics' HDL Designer(TM) 2002.1b (Build 7)
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LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;

ENTITY rd_long_cmnd_msb IS
   PORT( 
      CLK             : IN     std_logic;
      data            : IN     std_logic_vector (31 DOWNTO 0);
      en_lng_rd_msb   : IN     std_logic;
      rst             : IN     std_logic;
      lng_rd_cmnd_msb : OUT    std_logic_vector (31 DOWNTO 0)
   );

-- Declarations

END rd_long_cmnd_msb ;
ARCHITECTURE rtl OF rd_long_cmnd_msb IS
BEGIN
process (clk,rst)
begin
	if rst = '1' then
 		lng_rd_cmnd_msb <= (others => '0');
	elsif clk'event and clk = '1' then
		If en_lng_rd_msb = '1' then		-- this is the 2nd (msb) register of the long command
	    	lng_rd_cmnd_msb(0) <= data(31);	
	    	lng_rd_cmnd_msb(1) <= data(30);	
	    	lng_rd_cmnd_msb(2) <= data(29);	
	    	lng_rd_cmnd_msb(3) <= data(28);	
	    	lng_rd_cmnd_msb(4) <= data(27);	
	    	lng_rd_cmnd_msb(5) <= data(26);
	    	lng_rd_cmnd_msb(6) <= data(25);
	    	lng_rd_cmnd_msb(7) <= data(24);	
	    	lng_rd_cmnd_msb(8) <= data(23);	
	    	lng_rd_cmnd_msb(9) <= data(22);
	    	lng_rd_cmnd_msb(10) <= data(21);
	    	lng_rd_cmnd_msb(11) <= data(20);	
	    	lng_rd_cmnd_msb(12) <= data(19);	
	    	lng_rd_cmnd_msb(13) <= data(18);	
	    	lng_rd_cmnd_msb(14) <= data(17);	
	    	lng_rd_cmnd_msb(15) <= data(16);	
	    	lng_rd_cmnd_msb(16) <= data(15);	
	    	lng_rd_cmnd_msb(17) <= data(14);	
	    	lng_rd_cmnd_msb(18) <= data(13);	
	    	lng_rd_cmnd_msb(19) <= data(12);	    	
	    	lng_rd_cmnd_msb(20) <= data(11);
	    	lng_rd_cmnd_msb(21) <= data(10);	
	    	lng_rd_cmnd_msb(22) <= data(9);	
	    	lng_rd_cmnd_msb(23) <= data(8);	
	    	lng_rd_cmnd_msb(24) <= data(7);	
	    	lng_rd_cmnd_msb(25) <= data(6);	
	    	lng_rd_cmnd_msb(26) <= data(5);	
	    	lng_rd_cmnd_msb(27) <= data(4);	
	    	lng_rd_cmnd_msb(28) <= data(3);
	    	lng_rd_cmnd_msb(29) <= data(2);
	    	lng_rd_cmnd_msb(30) <= data(1);	
	    	lng_rd_cmnd_msb(31) <= data(0);	
	    
		end if;
	end if;
end process;

END rtl;

